VHDL – 8bitový klopný obvod D

Články30.11.2013

Další příklad kódu ve VHDL pro FGPA. Tentokrát 8bitový klopný obvod typu D. Vše je popsáno v samotném kódu.

D_sim.vhd

library ieee; –deklarace knihovny use ieee.std_logic_1164.all; –pouziti casti knihovny entity registr is –zacatek entity, definice vstupu a vystupu (8mi bitovy vstup/vystup) port ( vstup : in std_logic_vector (7 downto 0); –8mi bitovy vstup vstup_clk : in std_logic; –clock/hodiny jako vstup vstup_rst_n : in std_logic; –nastaveni resetu jako vstup vystup : out std_logic_vector (7 downto 0) –8mi bitovy vystup ); end entity registr; –konec entity „registr“ architecture rtl of registr is –zacatek archiektury begin process(vstup_clk, vstup_rst_n) –reset aktivni v nule – konstrukce pro asynchronni reset –sensitiv map – tento proces se provede vzdy se zmenou vstupu clk a rst_n begin if(vstup_rst_n = ‚0‘) then –pokud rst_n je roven nule, pak proved vystup <= „00000000“; –zapis 0 na vystup q elsif(vstup_clk = ‚1‘ and vstup_clk’event) then –jinak – test nabezne hrany (clk’event event=atribut) –nebo elsif(rising_edge(clk)) then – zmena na nabezna –nebo elsif(falling_edge(clk)) then – zmena na dobezna vystup <= vstup; –zapsani hodnoty pri splneni podminky end if; –konec podminky end process; –konec procesu end; –konec architektury

tb_D_sim.vhd

library ieee; –deklarace knihovny use ieee.std_logic_1164.all; –pouziti casti knihovny entity tb_D is –zacatek entity, definice vstupu a vystupu (8mi bitovy vstup/vystup) end; –konec entity „D_reg“ architecture sim of tb_D is –architektura se musi jmenovat stejne jako entita component registr is –stejny nazev jako entita v D_sim.vhd port ( vstup : in std_logic_vector (7 downto 0); — 8mi bitovy vstup vstup_clk : in std_logic; –clock/hodiny jako vstup vstup_rst_n : in std_logic; –nastaveni resetu jako vstup vystup : out std_logic_vector (7 downto 0) — 8mi bitovy vystup ); end component; signal tb_vstup : std_logic_vector (7 downto 0); signal tb_vstup_clk : std_logic:=’0′; signal tb_vstup_rst_n : std_logic:=’0′; signal tb_vystup : std_logic_vector (7 downto 0); begin –registr D dut : registr port map –prirazeni portu registru a signalu v testbenchy ( vstup => tb_vstup, vstup_rst_n => tb_vstup_rst_n, vstup_clk => tb_vstup_clk, vystup => tb_vystup ); process begin wait for 10ns; tb_vstup_rst_n <=’0′; wait for 10ns; tb_vstup_rst_n <= ‚1‘; wait for 20ns; tb_vstup <= „00001111“; wait for 10ns; tb_vstup_clk <=’1′; wait for 10ns; tb_vstup_clk <=’0′; wait for 10ns; tb_vstup <=“00000000″; wait for 10ns; tb_vstup_clk <=’1′; wait for 10ns; wait; end process; end;

Sdílejte článek:

Tagy:

FPGA-VHDL

Ukaž světu,
že jsi Maker!

Koupit tričko

Kafe pro Chiptrona

Dodej energii dalšímu článku

Související články

Články19.01.2014

Další příklad kódu ve VHDL pro FGPA.

Články28.10.2013

Jazyk VHDL je úplně jiný než kterýkoli jiný jazyk používaný v mikrokontrolérech.

Články02.11.2017

Digital Discovery je nezbytným doplňkem, pokud jste používali Analog Discovery 2, ale rychlost vzorkování byla nedostatečná, počet dostupných digitálních kanálů příliš malý nebo šumy příliš velké pro přečtení dat přenášených většími rychlostmi.

Články12.07.2013

Existuje velké množství podobných simulátorů od Multisimu přes LTSpice až k Edisonovi.

Články13.03.2014

Vývojové kity/desky (nebo také development board) jsou velmi populární a každý den nějaký přibude.

Novinky19.09.2019

Nejrůznějších rozšíření pro Arduino je spousta – zvukové, sensorické, výkonnové ale mít na Arduino i FPGA? To je novinka a navíc v kombinaci s Wi-Fi a Bluetooth rozhraním (ESP32).

VHDL – 8bitový klopný obvod D

Související články

VHDL – 8bit čítač/counter

VHDL – hradlo AND

Kdy potřebujeme Analog Discovery a kdy Digital Discovery?

TINA – moderní simulátor elektronických obvodů

19 vývojových kitů do 1000Kč přímo od výrobců / 19 development boards to 30£ from manufacturer

FPGA, Wi-Fi a Arduino – udělejte z Arduino tank

Trendy