VHDL – 8bitový klopný obvod D

Další příklad kódu ve VHDL pro FGPA. Tentokrát 8bitový klopný obvod typu D. Vše je popsáno v samotném kódu.

D_sim.vhd

</p> <p>library ieee; –deklarace knihovny</p> <p>use ieee.std_logic_1164.all; –pouziti casti knihovny</p> <p>entity registr is –zacatek entity, definice vstupu a vystupu (8mi bitovy vstup/vystup)</p> <p> port</p> <p> (</p> <p> vstup : in std_logic_vector (7 downto 0); –8mi bitovy vstup</p> <p> vstup_clk : in std_logic; –clock/hodiny jako vstup</p> <p> vstup_rst_n : in std_logic; –nastaveni resetu jako vstup</p> <p> vystup : out std_logic_vector (7 downto 0) –8mi bitovy vystup</p> <p> );</p> <p>end entity registr; –konec entity „registr“</p> <p>architecture rtl of registr is –zacatek archiektury</p> <p>begin</p> <p>process(vstup_clk, vstup_rst_n) –reset aktivni v nule – konstrukce pro asynchronni reset</p> <p> –sensitiv map – tento proces se provede vzdy se zmenou vstupu clk a rst_n</p> <p>begin</p> <p> if(vstup_rst_n = ‚0‘) then –pokud rst_n je roven nule, pak proved</p> <p> vystup <= „00000000“; –zapis 0 na vystup q</p> <p> elsif(vstup_clk = ‚1‘ and vstup_clk’event) then –jinak – test nabezne hrany (clk’event event=atribut)</p> <p> –nebo elsif(rising_edge(clk)) then – zmena na nabezna</p> <p> –nebo elsif(falling_edge(clk)) then – zmena na dobezna</p> <p> vystup <= vstup; –zapsani hodnoty pri splneni podminky</p> <p>end if; –konec podminky</p> <p>end process; –konec procesu</p> <p>end; –konec architektury</p> <p>

tb_D_sim.vhd

</p> <p>library ieee; –deklarace knihovny</p> <p>use ieee.std_logic_1164.all; –pouziti casti knihovny</p> <p>entity tb_D is –zacatek entity, definice vstupu a vystupu (8mi bitovy vstup/vystup)</p> <p>end; –konec entity „D_reg“</p> <p>architecture sim of tb_D is –architektura se musi jmenovat stejne jako entita</p> <p> component registr is –stejny nazev jako entita v D_sim.vhd</p> <p> port</p> <p> (</p> <p> vstup : in std_logic_vector (7 downto 0); — 8mi bitovy vstup</p> <p> vstup_clk : in std_logic; –clock/hodiny jako vstup</p> <p> vstup_rst_n : in std_logic; –nastaveni resetu jako vstup</p> <p> vystup : out std_logic_vector (7 downto 0) — 8mi bitovy vystup</p> <p> );</p> <p> end component;</p> <p>signal tb_vstup : std_logic_vector (7 downto 0);</p> <p>signal tb_vstup_clk : std_logic:=’0′;</p> <p>signal tb_vstup_rst_n : std_logic:=’0′;</p> <p>signal tb_vystup : std_logic_vector (7 downto 0);</p> <p>begin</p> <p>–registr D</p> <p>dut : registr port map –prirazeni portu registru a signalu v testbenchy</p> <p>(</p> <p>vstup => tb_vstup, </p> <p>vstup_rst_n => tb_vstup_rst_n,</p> <p>vstup_clk => tb_vstup_clk,</p> <p>vystup => tb_vystup</p> <p>);</p> <p>process</p> <p>begin</p> <p>wait for 10ns;</p> <p>tb_vstup_rst_n <=’0′;</p> <p>wait for 10ns;</p> <p>tb_vstup_rst_n <= ‚1‘;</p> <p>wait for 20ns;</p> <p>tb_vstup <= „00001111“;</p> <p>wait for 10ns;</p> <p>tb_vstup_clk <=’1′;</p> <p>wait for 10ns;</p> <p>tb_vstup_clk <=’0′;</p> <p>wait for 10ns;</p> <p>tb_vstup <=“00000000″;</p> <p>wait for 10ns;</p> <p>tb_vstup_clk <=’1′;</p> <p>wait for 10ns;</p> <p>wait;</p> <p>end process;</p> <p>end;</p> <p>