VHDL – hradlo AND

Jazyk VHDL je úplně jiný než kterýkoli jiný jazyk používaný v mikrokontrolérech. Každý příkaz se provádí paralelně. Tutoriálů je docela dost, takže si myslím, že základy můžete čerpat kdekoli z internetu.

Například zde: http://www.prochazka.profitux.cz/index.php?p=vhdl

nebo si můžete koupit knihu: Číslicové systémy a jazyk VHDL, od autorů: Jiří Pinker a Martin Poupa z roku 2006, nakladatelství BEN.

Jako vývojové prostředí budeme používat ModelSim od Altery.

Nejprve si založíme projekt:

Poté zadáme název nového projektu.

Po odkliknutí budeme dotázáni, zda má vytvořit nový soubor nebo přidat existující.

Při odkliknutí „Create New File“ se objeví okno pro zadání názvu souboru.

Založíme si rovnou 2 soubory a to „and.vhdl“ a „tb_and.vhd“. TB – test Bench, soubor, testující chování námi navrženého obvodu. Jak můžete vidět, v kolonce „Status“ jsou otazníky, to znamená soubory ještě nebyli zkompilovány.

Soubor and.vhd

</p> <p>library ieee; –knihovna ieee</p> <p>use ieee.std_logic_1164.all; –pouziti castu knihovny ieee</p> <p>entity gate_and is –zacatek entity</p> <p> port</p> <p> (</p> <p> vstup_a : in std_logic; –deklarace „vstup_a“ jako vstup</p> <p> vstup_b : in std_logic;</p> <p> vystup_c : out std_logic –deklarace „vystup_b“ jako vystup</p> <p> );</p> <p>end; –konec entity, take mozno zapsat jako „end entity“ nebo „end entity gate_and“</p> <p>architecture sim of gate_and is –zacatek architektury „sim“ z „gate_and“</p> <p>begin</p> <p> vystup_c <= vstup_a and vstup_b; –do „vystup_c“ prirad vysledek z „vstup_a and vstup_b“</p> <p>end; –konec architektury</p> <p>

Soubor tb_and.vhd

</p> <p>library ieee; –knihovna ieee</p> <p>use ieee.std_logic_1164.all; –pouziti castu knihovny ieee</p> <p>entity tb is –entita „tb“</p> <p>end; –konec entity</p> <p>architecture sim of tb is –zacatek architektury „sim“ z „tb“</p> <p> component gate_and is –vytvoreni componenty</p> <p> port(</p> <p> vstup_a : in std_logic; –deklarace „vstup_a“ jako vstup</p> <p> vstup_b : in std_logic;</p> <p> vystup_c : out std_logic –deklarace „vystup_c“ jako vystup</p> <p> );</p> <p> end component; –konec komponenty </p> <p>signal a : std_logic; –deklarace pomocneho signalu jako std_logic, vyvod muze nabyvat 9 hodnot</p> <p>signal b : std_logic;</p> <p>signal c : std_logic;</p> <p>begin</p> <p>dut : gate_and port map –namapovani portu</p> <p>(</p> <p>vstup_a => a, –prirazeni „vstup_a“ do „a“</p> <p>vstup_b => b,</p> <p>vystup_c => c –nepise se „,“</p> <p>); –zde musi byt „;“</p> <p>process</p> <p>begin</p> <p> wait for 100 ns; –cekej 100ns</p> <p> a <= ‚0‘; –do „a“ prirad ‚0‘, pro pouziti stringu je zapis „0000“</p> <p> wait for 50 ns;</p> <p> b <= ‚1‘; </p> <p> wait for 50 ns;</p> <p> a <= ‚1‘; </p> <p> wait for 50 ns; </p> <p> b <= ‚0‘;</p> <p> wait for 100 ns;</p> <p> wait; –uspani procesu, nutne!</p> <p>end process; –konec procesu</p> <p>end; –konec architektury</p> <p>

Kompilaci souborů provedete tlačítkem Compile All.

Pokud kompilace proběhne v pořádku, objeví se ve kolonce „Status“ fajfka.

Spuštění simulace provedeme v záložce „Simulate“ -> „Start Simulation“.

Objeví se okno, kde vybereme název našeho projektu a označíme složku „tb“ a odklikneme OK.

Objeví se nové okno, kde vidíte (vpravo) všechny signály.

Označíme všechny simulace, klikneme pravým tlačítkem myši a dáme „Add Wave“ nebo „Ctrl + W“

Otevře se nové okno se simulací, kde pro spuštění simulace klikneme na tlačítka „Run -All“ a poté odzoomujeme tlačítkem „Zoom Full“

Na následujícím obrázku vidíte spuštěnou simulaci. Kliknutím myši na ono simulace se objeví kurzor, který vlevo (/tb/a např) ukazuje ukazuje aktuální hodnotu signálů.

Kód pro „and.vhd“ a „tb_and.vhd“ můžete stáhnout zde.