FPGA jsou velmi rychlé a moderní obvody , které nacházejí uplatnění ve velkém množství aplikací díky své flexibilitě, rychlosti a možnostech. FPGA (či CPLD) mají však vlastní programovací jazyk - VHDL (a/nebo Verilog), který se velmi liší od ostatních jazyků (C atp.). V tomto návodu, nebo jestli chcete - ukázkách funkčních programů, se nebudeme zabývat popisem VHDL (jeho základy), ale pouze funkčními programy. V tomto dílu se bude jednat o hradlo AND a napsání tzv. test bench. To je program, kterým testujeme jednotlivé stavy vývodů a zobrazujeme jejich stav. Jako velmi dobrý základ doporučujeme knihu: Číslicové systémy a jazyk VHDL, od autorů: Jiří Pinker a Martin Poupa z roku 2006, nakladatelství BEN
Administrátor těchto stránek ani autor článků neručí za správnost a funkčnost zde uvedených materiálů.
Administrátor těchto stránek se zříká jakékoli odpovědnosti za případné ublížení na zdraví či poškození nebo zničení majetku v důsledku elektrického proudu, chybnosti schémat nebo i teoretické výuky. Je zakázané používat zařízení, která jsou v rozporu s právními předpisy ČR či EU.
Předkládané informace a zapojení jsou zveřejněny bez ohledu na případné patenty třetích osob. Nároky na odškodnění na základě změn, chyb nebo vynechání jsou zásadně vyloučeny. Všechny registrované nebo jiné obchodní známky zde použité jsou majetkem jejich vlastníků. Uvedením nejsou zpochybněna z toho vyplývající vlastnická práva.
Nezodpovídáme za pravost předkládaných materiálů třetími osobami a jejich původ.
News
